Correção quântica de erros em uma rede hexagonal

Em nosso Salgueiro arquitetura, cada qubit físico está conectado aos seus quatro vizinhos mais próximos, formando um quadrado treliça. Este arranjo de conexões permite portas entre os qubits vizinhos, mas também introduz restrições de design, como a sobrecarga de fios extras necessários para controlar acopladores entre qubits. Realizando a correção de erros em um hexagonal a rede permitiria que cada qubit se conectasse com apenas três vizinhos em vez de quatro, simplificando assim o processo de design e fabricação desses grandes chips e melhorando o desempenho do hardware.

Para obter a correção de erros com apenas três acopladores por qubit, utilizamos circuitos dinâmicos que apresentam dois tipos distintos de ciclos de correção de erros. Ambos os tipos de ciclo utilizam três acopladores por qubit, com um acoplador utilizado duas vezes no ciclo. O resultado é um circuito quântico de correção de erros com regiões de detecção dinâmicas e sobrepostas que ainda podem ser usadas para triangular erros, mas exigindo apenas três acopladores por qubit.

Avaliamos este circuito de correção de erros de três acopladores em nosso processador Willow, que possui conectividade quadrada. Para medir o código hexagonal, desligamos todos os acopladores não utilizados, para simular o desempenho da conectividade hexagonal. Descobrimos que à medida que a distância do código aumenta de 3 a 5, a taxa de erro lógico melhora por um fator de 2,15, correspondendo ao desempenho de um circuito estático tradicional operando no mesmo hardware que apresentamos em nosso experiência marcante ano passado.

Nossas descobertas demonstram a viabilidade de construir uma rede qubit hexagonal para correção de erros quânticos, um espaço de design que investigamos exaustivamente em simulação. Ao adotar uma rede hexagonal, podemos reduzir significativamente a complexidade de nossos algoritmos de otimização para selecionar frequências de qubit e de porta. Essa simplificação leva a uma melhoria de 15% no fator de supressão de erros simulado, mostrando os novos recursos desbloqueados ao projetar um processador com três acopladores por qubit, em vez de quatro.